RAM nie wykryty

RAM niewykryta to usterka, w której system nie rozpoznaje obecności zainstalowanego modułu pamięci.

Mechanizm rozpoznawania pamięci operacyjnej podczas procedury POST

Podczas początkowej fazy uruchamiania komputera, określanej mianem Power-On Self-Test (POST), mikrokontroler płyty głównej oraz procesor wykonują sekwencję inicjalizacyjną sprzętu, w której kluczowym etapem jest detekcja zainstalowanej pamięci operacyjnej. System bazowy, niezależnie czy jest to starszy BIOS czy współczesny UEFI, musi precyzyjnie zidentyfikować parametry każdego zainstalowanego modułu, zanim przydzieli odpowiednie napięcia, ustawi mnożniki zegara bazowego i rozpocznie mapowanie przestrzeni adresowej na potrzeby systemu operacyjnego. Zintegrowany kontroler pamięci (Integrated Memory Controller, IMC), znajdujący się w strukturze procesora centralnego, odpytuje układ Serial Presence Detect (SPD). Układ SPD to niewielka, nieulotna pamięć EEPROM (Electrically Erasable Programmable Read-Only Memory) wlutowana bezpośrednio w laminat każdego standardowego modułu RAM. W strukturze danych SPD producent zapisuje konfigurację zgodną z rygorystycznymi standardami organizacji JEDEC. Zawarte tam informacje obejmują pojemność całkowitą, architekturę banków i rzędów (konfiguracje single rank lub dual rank), napięcie znamionowe, domyślną częstotliwość pracy oraz zbiór opóźnień operacyjnych, z których kluczowe to CAS Latency (CL), tRCD, tRP oraz tRAS.

Jeżeli dane konfiguracyjne nie zostaną prawidłowo odczytane przez kontroler, system zabezpiecza układ przed podaniem błędnych parametrów pracy i na poziomie programowym całkowicie pomija dany slot, co wprost skutkuje brakiem wykrycia modułu. W przypadku starszych architektur, wykorzystujących pamięci SDR (Single Data Rate) lub wczesne generacje DDR1, protokoły komunikacyjne były uproszczone. Obecnie diagnozowanie tego typu archaicznych platform w warsztacie stanowi margines zgłoszeń, głównie z powodu naturalnego wyeksploatowania sprzętu oraz braku dostępności sprawnych komponentów zamiennych na rynku wtórnym. Współczesne platformy, obsługujące standardy od DDR4 po DDR5, wymagają bezbłędnego odczytu wartości SPD. Krok ten jest niezbędny do przeprowadzenia sprzętowego procesu tak zwanego "memory training". Procedura ta polega na iteracyjnym testowaniu parametrów sygnałowych przez kontroler pamięci w celu kalibracji fazy zegara względem linii danych (DQS/DQ), kompensacji przesłuchów elektromagnetycznych (crosstalk) oraz ustawienia odpowiednich rezystancji terminacyjnych (On-Die Termination) na poziomie interfejsu fizycznego.

Komunikacja układu SPD z kontrolerem pamięci i wpływ uszkodzeń magistrali SMBus

Identyfikacja sprzętowa zainstalowanej kości pamięci opiera się na protokole komunikacyjnym realizowanym za pośrednictwem magistrali System Management Bus (SMBus), która wywodzi się bezpośrednio ze standardu I2C. Jest to asynchroniczny interfejs szeregowy wykorzystujący dwie podstawowe linie sygnałowe: linię danych SDA (Serial Data Line) oraz linię zegarową SCL (Serial Clock Line). Na poziomie elektrycznym sygnały te podtrzymywane są w stanie wysokim za pomocą rezystorów podciągających (pull-up) połączonych z lokalną linią zasilania 3.3V znajdującą się na płycie głównej. Jeśli magistrala ulegnie fizycznemu przerwaniu, lub dojdzie do zwarcia którejkolwiek z linii do masy, układ zarządzający zlokalizowany w mostku PCH (Platform Controller Hub) lub w procesorze traci zdolność odczytu zawartości modułu EEPROM. W takich warunkach, pomimo że same bloki pamięci DRAM na module są technicznie sprawne i posiadają właściwe zasilanie główne, system odrzuci instalację sprzętu.

Dodatkowa warstwa złożoności komunikacyjnej została wprowadzona w architekturze pamięci DDR5. Każdy moduł nowej generacji został fabrycznie wyposażony w zintegrowany układ PMIC (Power Management IC), który przeniósł obowiązek regulacji napięć z sekcji zasilania płyty głównej (VRM) bezpośrednio na laminat samej pamięci. PMIC konwertuje bazowe napięcie wejściowe 5V dostarczane z płyty głównej na docelowe napięcia operacyjne: VDD, VDDQ (najczęściej wynoszące 1.1V) oraz VPP (1.8V). Układ ten na bieżąco raportuje swój status zasilania i komunikuje się z płytą główną poprzez udoskonaloną magistralę szeregową I3C (będącą ewolucją I2C/SMBus). Uszkodzenie komunikacji bocznej na poziomie układu PMIC blokuje załączenie tranzystorów kluczujących napięcie, co zatrzymuje proces inicjalizacji z błędem zasilania RAM jeszcze przed weryfikacją samych kości. Producenci płyt głównych implementują sprzętowe metody powiadamiania o błędach komunikacji z pamięcią operacyjną. Wykorzystywane są układy wejścia/wyjścia (Super I/O) do generowania specyficznych sekwencji kodów dźwiękowych (beeps), cyklicznych mignięć wskaźników LED (często spotykane w laptopach HP oraz Dell) lub wyświetlania kodów w formacie szesnastkowym na dwucyfrowych wyświetlaczach diagnostycznych Q-Code, gdzie błędy inicjalizacji pamięci przypisane są zwykle do przedziałów 50-55.

Fizyczne i logiczne przyczyny braku identyfikacji modułów SO-DIMM oraz DIMM

Zjawisko braku detekcji pamięci RAM dzieli się na defekty fizyczne, elektrochemiczne oraz usterki na warstwie logicznej. Na styku modułu SO-DIMM (w urządzeniach przenośnych) lub DIMM (w jednostkach stacjonarnych) z gniazdem płyty głównej zachodzi proces stopniowego utleniania się miedzianych pól kontaktowych. Choć piny pokryte są fabryczną powłoką złota (gold fingers), na skutek mikrotarcia, wibracji lub zanieczyszczeń środowiskowych powłoka ta z czasem degraduje. Powstała w miejscach uszkodzeń warstwa tlenków lub siarczków zwiększa rezystancję stykową na poszczególnych pinach, co powoduje tłumienie bardzo wrażliwych na impedancję sygnałów wysokiej częstotliwości, generując błędy odczytu przy wysokich taktowaniach. Zjawisko to ulega znacznemu przyspieszeniu po ekspozycji sprzętu na ciecz, gdzie zachodzi proces korozji galwanicznej niszczącej pady kontaktowe pod wpływem napięcia. Uszkodzenia mechaniczne gniazd stanowią odrębny wektor problemu. Odkształcone, utlenione lub wyrwane blaszki sprężynujące wewnątrz gniazda RAM trwale przerywają ciągłość obwodu magistrali adresowej, sygnałów stroboskopowych danych lub linii wyboru układu (Chip Select).

Problem z brakiem detekcji nie zawsze umiejscowiony jest w obrębie gniazda pamięci. W przypadku płyt z gniazdami procesora typu LGA (Land Grid Array), obecnymi na przykład w procesorach Intel Core lub AMD Ryzen na podstawkach AM5, rozkład pinów (pinout) procesora zawiera tysiące padów kontaktowych, z których duża część odpowiada wprost za bezpośrednie połączenia do banków pamięci. Nawet pojedyncze wygięcie pinu w gnieździe procesora na płycie głównej lub nierównomierny nacisk układu chłodzenia powoduje punktowe rozłączenie sygnałów pomiędzy kontrolerem IMC a ścieżkami w laminacie. W takiej sytuacji procesor jest w stanie prawidłowo wykryć moduł włożony do kanału A, jednocześnie nie mogąc zestawić komunikacji z poprawnie działającym modułem umieszczonym w kanale B, pomimo sprawnego modułu RAM oraz nienaruszonego fizycznie gniazda na płycie. Na płaszczyźnie logicznej brak widoczności systemu wynika z wymuszenia nieobsługiwanych opóźnień timingów, zablokowania układu sterującego po nieudanym wczytaniu agresywnego profilu XMP/EXPO, lub z powodu braku kompatybilnego mikrokodu w kości BIOS. Instalacja nowo wyprodukowanych modułów o wysokiej gęstości w płytach ze starszym oprogramowaniem układowym prowadzi do odrzucenia sprzętu do czasu przeprowadzenia sprzętowej aktualizacji firmware'u.

Diagnostyka sprzętowa usterek kontrolera i gniazd pamięci w warunkach laboratoryjnych

Diagnozowanie usterek braku detekcji pamięci wymaga od technika wyjścia poza rutynowe procedury, takie jak czyszczenie styków złącz alkoholem izopropylowym, sprzętowy reset pamięci CMOS za pomocą zworki, czy rotowanie modułami RAM pomiędzy poszczególnymi bankami. W momencie, gdy płyta główna systematycznie odrzuca sprawdzone w innych systemach kości pamięci, niezbędna jest analiza na poziomie elementów elektronicznych wykonanych w technologii montażu powierzchniowego (SMD) oraz układów BGA. Podstawowa inżynierska diagnostyka laboratoryjna polega na wykonaniu pomiarów ciągłości obwodów przy użyciu multimetrów cyfrowych oraz dedykowanych testerów gniazd RAM. Testery te analizują spadki napięcia (voltage drop) na wewnętrznych diodach zabezpieczających każdej linii sygnałowej względem masy. Brak prawidłowego pomiaru sygnalizuje pęknięcie ścieżki prowadzonej w głębokich warstwach wielowarstwowego laminatu (PCB) lub oderwanie spoiwa pod układem sterującym.

Kolejnym etapem jest weryfikacja aktywnych obwodów zasilających gniazda podczas cyklu uruchamiania. Mierzony jest stan tranzystorów MOSFET sekcji przetwornicy DC-DC generującej napięcie bazowe VDDR, sprawność stabilizatora liniowego napięcia terminacji VTT, poziom napięcia referencyjnego VREF przydzielanego układowi komparatora danych oraz obecność stałego napięcia zasilającego dla podukładu SPD. W scenariuszach złożonych wymagana jest weryfikacja integralności sygnałów przy użyciu oscyloskopu cyfrowego. Sondy pomiarowe umożliwiają bezpośrednią obserwację protokołu komunikacyjnego na magistrali SMBus, analizę czasu narastania zbocza sygnału (rise time) oraz wykrycie szumów, które zniekształcają pakiety danych identyfikacyjnych. Warszawskie Pogotowie Komputerowe realizuje pełen profil specjalistycznych pomiarów sprzętowych oraz napraw dla płyt głównych laptopów i komputerów stacjonarnych. Zakres prac naprawczych obejmuje mikro-lutowanie uszkodzonych ścieżek zasilających pod mikroskopem, wymianę uszkodzonych kondensatorów filtrujących ESR w obwodzie sekcji zasilania pamięci oraz wymianę wyłamanych mechanicznie slotów SO-DIMM, do czego wykorzystywane są stacje lutownicze działające w paśmie podczerwieni. Zastosowanie certyfikowanych profili termicznych eliminuje ryzyko delaminacji płyty. W sytuacjach, gdy przerwa w komunikacji zlokalizowana jest pod procesorem SoC (System On a Chip), przeprowadzana jest procedura reballingu, mająca na celu wymianę spoiwa lutowniczego i odtworzenie integralności styków pod układem sterującym.